12 英寸光罩加 High NA：ASML、台积电、三星、英特尔把三条路线叠进同一张时间表

一、同一天三则通稿，一张从 2028 排到 2033 的表

光刻业用了几十年的 6 英寸光罩，第一次有了正式的换代时间表：试点线目标 2031 年，完整光刻系统就绪并支撑先进节点量产约在 2033 年。9 月 7 日，SPIE BACUS 光罩会议开幕前夕，台积电与 ASML 牵头的 12-inch photomask industry initiative 宣告成立；9 月 8 日，asml.com 同日挂出三则通稿，一则讲这项 12 英寸光罩倡议，一则讲三星加入倡议并计划 2028 年前把 High NA EUV 引入 DRAM 量产，一则讲英特尔 Foundry 的 High NA 机台累计处理晶圆已超过 100 万片。三家的 High NA 量产落点由此并排摆在一张表上：英特尔已经在量产线上跑，三星规划 2028 年，台积电拟 2030 年起，光罩换代的试点线则排在 2031 年。

这一包通稿和 7 月 15 日那则「High NA 新就绪里程碑」应当分开看。7 月是单家公司在逻辑工艺上的就绪故事，9 月是一份产业协同包：设备商、逻辑代工厂、存储厂各自给出承诺，再由一项光罩倡议把它们串起来。把两者混成一条新闻，会把「英特尔又发了一次 High NA 进展」当成全部信息，漏掉光罩这条更长的线。

二、6 英寸到 12 英寸：产能、成本与去缝合的机制

High NA 的数值孔径从 0.33 提到 0.55，代价之一是镜头改成了变形光学：一个方向缩小 4 倍，另一个方向缩小 8 倍。光罩尺寸不变，一次曝光在晶圆上覆盖的场就缩成原来的一半，从 26×33 毫米变为 26×16.5 毫米。用 6 英寸光罩起步没有障碍，倡议通稿也明说 High NA 可以在现行 6 英寸光罩上开始量产，但半场带来两个后果：芯片版图要么被压进半场以内，要么把两次半场曝光在晶圆上拼起来，也就是 stitching。

12 英寸光罩要解决的就是这层约束。边长翻倍之后，光罩在 8 倍缩小的方向上有足够长度装下完整场的图形，一次曝光重新覆盖 26×33 毫米，无需拼接。倡议方给出的三项预期收益——提升 fab 产能、降低造芯成本、去除 stitching 约束——都由此而来：每片晶圆在 High NA 层上需要的曝光次数减半，机台单位时间产出上去，单颗芯片分摊的光刻成本下来，大尺寸芯片的设计规则也不必再围着接缝走。

时间表上，试点线目标 2031 年，完整系统就绪约 2033 年。台积电拟自 2030 年起在先进节点把 High NA 投入 HVM，比试点线还早一年，所以它的前几代 High NA 产线必然跑在 6 英寸光罩上，12 英寸是后手。台积电同时给了一个方向性的说法：随节点推进，AI 芯片的晶体管架构更复杂，需要 High NA 的层数会上升。层数越多，半场限制和拼接开销就越贵，这也是它愿意与 ASML 一起牵头光罩倡议的直接动机。

光罩换尺寸在这一行早有先例。上世纪九十年代末业界曾推过 9 英寸光罩，最终没有成为标准，原因是基板、写入、检测、光罩盒、机台光罩台要一起换，没有任何一家能独自承担。这次以倡议形式出面，牵头者是最大的代工厂和唯一的 EUV 设备商，再加上三星这样的存储厂，要补的正是当年缺的那一环。

三、三星：High NA 先进 DRAM

三星在通稿里做了两件事：加入 12 英寸光罩倡议，并宣布计划在 2028 年前把 High NA EUV 引入未来 DRAM 的量产。后者是行业首次为 High NA 排出 DRAM 量产规划。ASML 与三星给出的理由是更高分辨率有望延长 DRAM 的缩放路径并简化工艺。DRAM 目前已有若干关键层使用 0.33 NA 的 EUV，继续缩小尺寸，那些层就要走多重曝光，工序、对准和缺陷风险跟着涨；High NA 的分辨率足以让部分层退回单次曝光，「简化工艺」指的就是这一点。

DRAM 的芯片面积比 AI 加速器小得多，半场限制对它几乎不构成版图约束；12 英寸试点线要到 2031 年，三星 2028 年的 DRAM 规划也只能在 6 英寸光罩上完成。它仍然加入 12 英寸倡议，看重的更可能是产能和成本这两项：存储是按位成本竞争的生意，每片晶圆少一半曝光次数会直接改写成本结构。存储厂加入，也让倡议不再是逻辑代工厂的单边议程，光罩厂和材料商面对的是逻辑与存储两类需求同时到来。

这条路线也划出了一个边界。三星拿到的是「首家规划 High NA DRAM 量产」的头衔，规划不等于产线已经在跑；英特尔的逻辑 HVM 已在发生，台积电的 2030 年目标更远。三家各走在路线的不同段落，谈不上同一条赛道上的名次。

四、英特尔：超过 100 万片晶圆与两条 6 英寸过渡路

英特尔 Foundry 是三家里唯一已把 High NA 用进量产的一家。通稿给的数字是机台累计处理晶圆超过 100 万片，其中包括认证、测试和研发用片，也包括 Core Ultra Series 3 也就是 Panther Lake 部分层的量产晶圆。在 18A 工艺上，由 High NA 承担的这些层表现达到或超过了可比的 NXE（NA 0.33）层，overlay、吞吐量和可用性都达到预期。这三项指标正是 High NA 从研发走向量产最受质疑的地方：机台贵、单次曝光场小，吞吐量与可用性撑不住，成本上就不成立。

过渡路径上英特尔给了两条。一条是 6 英寸 floor-plan，把设计压进半场；另一条是 stitching 加 PDK 支持，让两次半场曝光拼成一颗更大的芯片，并把接缝规则写进设计套件。它在 SPIE 上的报告谈的是 half-field stitching 与面向制造的 stitching，说明在 12 英寸光罩到来之前，拼接已被它当作可量产的工程手段而非临时补丁。与此同时，英特尔倡导大光罩生态已超过三年，这一立场与 9 月的倡议方向一致。

这些数字要放回它们的口径里读。100 万片是机台累计处理量，包含大量认证与研发用片，并非 100 万片 Panther Lake 成品；High NA 承担的是 18A 的部分层，其余层仍由 0.33 NA 机台曝光。它证明的是 High NA 在量产环境里的稳定性和经济性开始成立，还推不出英特尔在整体节点竞争上的位置。

五、供应链：谁在近端落地，谁在远端定标准

12 英寸光罩牵动的环节比机台本身多。基板边长翻倍，面积约四倍，同一缺陷密度下做出零缺陷空白掩模的概率骤降，基板与多层膜供应商首先要重做良率模型。图形面积四倍，多束电子束写入时间同步拉长，写入机要么加束数，要么接受更长的周转。光化检测、修补、pellicle 薄膜、光罩盒、晶圆厂里的光罩存储与传送自动化，全部要按新尺寸重来。机台端，更大更重的光罩台影响加减速与热稳定，ASML 要在 2033 年前把这些吞吐量代价吃掉。EDA 与掩模数据准备也逃不开：一张光罩的数据量翻四倍，OPC 与写入格式的处理时间要重新规划。

这张分工表的两端很清楚。近端是已在 6 英寸光罩上把 High NA 跑起来的英特尔，以及计划 2028 年用 6 英寸光罩做 DRAM 的三星，它们的成绩决定 High NA 这个机型的经济账能不能算平。远端是台积电和 ASML 用倡议定下的标准：2031 年试点线，2033 年系统就绪。中间是 2030 年台积电的 High NA HVM，先在 6 英寸上跑，等 12 英寸生态成熟再切换。光罩厂、材料商和自动化厂商夹在两端之间，既要维持 6 英寸的量产供应，又要为 12 英寸投入产线与研发，这段双轨期至少会持续到 2033 年前后。

六、判断：看落地节奏，也看去缝合能否兑现

整条时间线横跨 2028 到 2033 年，五年里每一个节点都是目标或规划，兑现要靠后续数据。倡议成立也不等于 12 英寸光罩已经量产，眼下能买到、能上机的仍只有 6 英寸。近端看两件事：英特尔 High NA 层数与产品覆盖是否继续扩大，三星 2028 年 DRAM 量产是否按期。这两项决定 High NA 机台能否在 6 英寸光罩上形成足够装机量，撑起后面的光罩换代投资。远端看一件事：12 英寸生态能否在 2033 年前把空白掩模良率、写入时间、检测和光罩台吞吐量一并解决，让「去除 stitching 约束」从预期变成规格。生态若慢于时间表，英特尔那套 half-field stitching 加 PDK 的做法会从过渡方案变成长期方案，AI 大芯片的版图规则就要继续围着接缝设计。

这份协同包没有给出产能份额、ASP 或订单数字，读的时候也不该往里补。它说明的是三家在 High NA 上各选了一条路，并第一次在光罩尺寸这件事上站到同一份时间表下面；DRAM 与逻辑的分工、先后落地的顺序，都还只是分工与顺序，推不出谁已全面领先。